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EUROFORM Spanish Pole Digital System Lab – Universidad
Autónoma de Madrid Course on Xilinx
- Part 2 |
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Ficha
Técnica de Curso Lugar: Escuela Politécnica Superior, Universidad
Autónoma de Madrid (como llegar) Horario: 9 am a 18 pm. ·
Xilinx
Parte 2 solamente (3 días – 24 hs ): 1050
euros ·
VHDL
Intensivo solamente (2 días – 8 hs): 800
euros ·
VHDL
Intensivo + Xilinx Parte 1 (5 días- 40 hs): 1200
euros ·
VHDL
Intensivo + Xilinx Partes 1 y 2 (8 días – 64hs ): 1800
euros Forma de inscripción: Solicitar una reserva de
plaza por mail a eduardo.boemo@uam.es.
Una vez cubierto el cupo mínimo, recibirá un mail de
confirmación. Forma de pago: Una vez confirmada la reserva
de plaza, transferencia bancaria a la Fundación General de la
Universidad Autónoma de Madrid Idioma curso: Castellano Requisitos previos: Nociones básicas de
tecnología FPGA, VHDL y diseño
digital. Organización: Cada cursillista dispone de un
PC con las herramientas. Las clases de laboratorio constituyen cerca del 70%
del curso. Los ejercicios propuestos incluyen una solución VHDL. Temario: Planahead: Flow Navigator. Designs and Projects.
Editing RTL, Source Files, and IP Core Generation. Elaborating and Analyzing the RTL. RTL
DRCs. Report, Timing Results, Physical Constraints. Placement and Timing
Results. Floorplanning. Placement directives.
Partition. Design Preservation. Debugging. RPM. Diseño de Bajo Consumo:
Técnicas de diseño
aplicables a FPGAs. Medición de consumo. Aspectos térmicos.
Herramientas Xilinx Xpower. Ejercicios y pruebas en
placa. Verificación exhaustiva de Circuitos
Digitales: Ejemplo aplicado a un problema real sencillo. Chipscope: ejercicios avanzados. ModelSim
“Stand-alone": Uso del Simulador ModelSim fuera del entorno Xilinx. Creación de
proyectos, compilación y simulación. Uso de scripts. Manejo de Memorias DDR con FPGAs: DDR y
DDR2 organization and operation.
Timing constraints. Modes. Active and precharged banks. Interleaving. Write cycle. Latency.
Terminations. DDR2 controller. Configuration parameters. MIG tool. External
interface. Physical Layer.
Initialization. Read data capture. Calibration. User constraints. User
interface PicoBlaze: Introducción
a los sistemas con microprocesador embebido: El microprocesador PicoBlaze de
Xilinx. Ejercicio sobre un ejemplo sencillo de sistema basado en PicoBlaze:
integración de periféricos en el código VHDL,programación del
microprocesador, simulación y prueba en placa. Clock
Management in Xilinx FPGAs: Primitives.
DCM details. Configuration. Buffers. DLL. Clock Synthesis. Restrictions. Jitter.
Clocking wizard. Detalles
en Virtex y Spartan. Introducción al lenguaje Verilog para usuarios de VHDL: Generalidades
del lenguaje: aspecto, elementos léxicos, operadores,etc. Bloques del diseño: el módulo Verilog. Tipos de datos. Bloques procedimentales y
sentencias de modelado comportamental. Tipos de
asignaciones. Construcciones RTL básicas: bloque combinacional
y bloque secuencial. Modelado estructural: instanciación de
componentes. Funciones y tareas. Parámetros. Otros recursos para testbenches. |