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EUROFORM Spanish Pole Universidad
Autónoma de Madrid Semana 3: Metodología de Diseño y Herramientas
Xilinx - Parte II (3 Días) |
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EUROFORM Past Training Activities Technical Publications: R&D / Industry: Digital System Lab Technical Conferences: SPL 2007 SPL 2006 JCRA 2007 JCRA 2003 Editorial Boards: Sabbatical year, Master or PhD Degree at the
UAM? |
Ficha
Técnica de Curso Objetivos: Tres días intensivos centrados en
PlanAhead, Low-Power Design y Verilog para usuarios de VHDL. El profesorado
está compuesto por especialistas en FPGAs de diversas universidades y
empresas. Lugar: Escuela Politécnica Superior, Universidad
Autónoma de Madrid (como llegar) Formato: Tres días, de 9 am a 18 pm.
Teoría y Laboratorio. Comida incluida. Idioma: Castellano Organización: 3 días consecutivos. Horario: 9 a 18 hs. Requisitos previos: Experiencia en diseño
con FPGA Xilinx. Conocimientos de VHDL. Temario: Diseño
de Alta Velocidad: Pipelining en FPGAs. Granularidad, latencia y throughput.
Líneas locales y globales Herramientas
Xilinx V: PicoBlaze Pico. Arquitectura. Juego de Instructiones.
Instanciación VHDL. Assembler.
JUMP, CALL, RETUN (I), ENABLE, STORE, FETCH, INPUT-OUTPUT, READ-WRITE. KCPSM3.
pBlaze IDE. Debugger. CALL-RETURN. Interrupciones. Ejercicio sencillo de
sistema basado en PicoBlaze. integración de periféricos en el
código VHDL PlanAhead
I: Flujo de Diseño. Terminología. Tipos de
Proyectos. Editando RTL, Source Files, e cores IP de Coregen. Vistas. Manejo de restricciones
(constraint files). Simulación. Síntesis.
Implementación. Programación de dispositivos. PlanAhead II: Floorplanning. Interfases
gráficas. Placement directives. LOC. Partition. Fijación de
pines. I/O Planning. Design Preservation. Debugging. RPM. PlanAhead
III: Reports. Análisis de tiempo. Análisis de paths. Placement and Timing Results.
Conctividad. PBlocks. Diseño Jerárquico. PlanAhead
IV: Simulador Isim. Características y ejemplo de
utilización. Diseño
de Bajo Consumo: Técnicas de
diseño aplicables a FPGAs. Medición de consumo. Aspectos
térmicos. Herramienta Xilinx Xpower en PlanAhead. Ejercicios y pruebas
en placa. Verificación
exhaustiva de Circuitos Digitales: Ejemplo aplicado a un problema
real sencillo. ChipScope: ejercicios avanzados. ModelSim
“Stand-alone": Uso del Simulador ModelSim fuera del entorno
Xilinx. Creación de proyectos, compilación y simulación.
Uso de scripts. Verilog
para usuarios de VHDL: Generalidades
del lenguaje: aspecto, elementos léxicos, operadores,etc. Bloques del
diseño: el módulo Verilog. Tipos de datos. Bloques
procedimentales y sentencias de modelado comportamental. Tipos de
asignaciones. Construcciones RTL básicas: bloque combinacional y
bloque secuencial. Modelado estructural: instanciación de componentes.
Funciones y tareas. Parámetros. Otros recursos para testbenches. Información
general y Precios 2012: Los cursos están
organizados en módulos de 2 o 3 días, separados por un
período de varios días, con el objeto de poder compatibilizar
clases y trabajo. Puede inscribirse a cualquiera
de ellos por separado, o agrupar dos o más cursos en una única
inscripción, lo que conlleva una bonificación en el precio. Precio de Módulos por
separado: ·
Semana 1: VHDL Intensivo: 800
euros Organización: 2
días consecutivos. Horario: 9 a 18 hs. ·
Semana
2: Design Methodology and Xilinx Tools [Parte 1]: 1050 euros Duración efectiva: 3
días – 24hs. Organización: 3
días consecutivos. Horario: 9 a 18 hs. ·
Semana
3: Design Methodology and Xilinx Tools [Parte 2]: 1150 euros Duración efectiva: 3
días – 24hs. Organización: 3
días consecutivos. Horario: 9 a 18 hs. Precio para dos y tres
módulos: ·
Semana 1 + 2: VHDL Intensivo + Design Methodology and
Xilinx Tools [Parte 1]: 1300 euros Duración efectiva: 5
días - 40 hs Organización: 2
días consecutivos para VHDL. Tras una semana de pausa, 3 días
consecutivos para Xilinx Tools. Horario: 9 a 18 hs. ·
Semana
2 + 3: Design Methodology and Xilinx Tools [Partes 1 y
2]: 1480 euros Duración efectiva: 6
días – 48 hs. Organización: 3
días consecutivos para la Parte 1. Una pausa de 5 días y se
comienza con la Parte 2. Horario: 9 a 18 hs. ·
Semana 1 + 2 + 3: VHDL Intensivo + Design Methodology and
Xilinx Tools [Partes 1 y 2]: 1650
euros Duración efectiva: 8
días – 64hs. Organización: 2 días
consecutivos para VHDL. Tras una semana de pausa, 3 días consecutivos
para Xilinx Parte 1. Nueva pausa de 5 días y se comienza con el
módulo Xilinx Parte 2. Horario: 9 a 18 hs. Forma de inscripción: Solicitar una reserva de
plaza por mail a eduardo.boemo@uam.es.
Recibirá un mail confirmando su solicitud de reserva. Forma de pago: Una vez cubierto el cupo
mínimo de participantes, recibirá un mail de
confirmación de curso. Después de esto, realizar una transferencia
bancaria a la Fundación General de la Universidad Autónoma de
Madrid, o indicar otra forma de pago. Debe indicar además si requiere
facturación especial, control de asistencia, etc. para presentar
a Forcem u otras ayudas. Organización: Cada cursillista dispone de un
PC con las herramientas. Las clases de laboratorio constituyen cerca del 70%
del curso. Los ejercicios propuestos incluyen una solución. Alojamiento: La UAM cuenta con una
residencia universitaria donde es posible alojarse por días. La misma
se encuentra a unos 300 metros de la Escuela. No hay problema de aparcamiento
en el Campus. Residencia
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