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EUROFORM Polo Español Universidad
Autónoma de Madrid Módulo Metodología de
Diseño, Herramientas Xilinx
y VHDL Avanzado |
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EUROFORM Past Training Activities |
Precio: 950 euros Ficha Técnica de Curso Objetivos: Curso intensivo donde se introducen los
principales conceptos y métodos de diseño digital presentes en
la tecnología FPGA. Orientado a ingenieros/as que necesiten comenzar a
diseñar rápidamente en Xilinx y otros circuitos integrados. Las
principales ideas de este entrenamiento intensivo son: ·
Presentar los conceptos claves dispositivos programables Xilinx y sus
detalles arquitecturales. ·
Revisar conceptos fundamentales de diseño digital avanzado como retardo,
potencia, skew, sincronización y pipelining en
FPGAs. ·
Practicar el flujo de diseño estándar, analizando los
principales conceptos involucrados en los “setting”
de las herramientas de síntesis, particionado, placement y routing. ·
Realizar ejemplos sencillos de programación de dispositivos. ·
Mostrar los pasos involucrados en las principales opciones de
diseño manual (fijar placement,
restricción de área, hard-macros, etc). ·
Extender el temario de VHDL y tesbenches, abarcando aspectos avanzados. Lugar: Escuela Politécnica Superior, Universidad
Autónoma de Madrid (como llegar) Formato: 3 días de 9 am a 18 pm. Teoría y
Laboratorio. Idioma: Castellano Requisitos previos: Nociones básicas de Electrónica Digital.
Conocimiento básico de VHDL. Bloques de Temas: Arquitectura de FPGAs: Gate arrays, Standard Cells, Structured.
Revisión de células CMOS.. Look-up table, Slice, Carry-chain, bloques
de I/0, Interconexión programable.
Esquema de configuración. Modos.
Tiempos de configuración y tamaño de ficheros. Pines
multifunción. Xilinx Easy Path. Opciones antifusibles. Detalles
de las familias Spartan 6y Virtex 6. Tamaños
de LUTs. CLB Xilinx. SRL. Memoria distribuida. Cadena de acarreos. IOB. Pull-up. Bus keeper. Driving. DDR.
DSP. Estándares de I/0. Dispositivos y encapsulados. Concepto de pad-core limited. Comparativa ASICs- FPGAs Sincronización I: Modelo RC de retardos. Retardo y fanout.
Deration. Principales parámetros temporales
y frecuencia máxima de una FPGA. Árboles de reloj. Latencia y skew de un
reloj: causas. Digital clock managers. Principio de
diseño síncrono. Fallos de sincronización. Metaestabilidad. Sincronización II:
Clock domain crossing. Sincronizador
de cadena de FFs. Muestreo de un bus.Código Gray. Protocolo de 2 fases. Trasvase
cíclico. Fetch a la salida (pull). Trasvace de
señales de control. Memorias doble puerto y FIFOs. Temas relacionados
con sincronización en Vivado. Pipeline: Cómo se diseña un pipeline. Límite de velocidad. Pistas globales. Otras o pciones para aumentar la velocidad en un circuito en
FPGAs: un ejemplo cuantitativo. Herramientas Xilinx I: Design Flow.
Principales herramientas. Síntesis. Librerías. Tutorial
simplificado. Primer ejemplo de configuración. Coregen.
Simulación post-layout. Análisis de
resultados (área, timing, reports). Camino crítico. Modos de
configuración: Master and Slave. SelectMAP.
SPI. BPI. JTAG. Tipos de
memorias Flash. System ACE. Daisy
Chain. Multiboot. Inferencia de bloques dedicados. Memoria distribuida.
Memorias de doble puerto. SRLC.
Multiplexers. Carry logic. Adders-subtractor.
Embedded multipliers. DSP48. VHDL Avanzado:
Generic, generate, cfg,
record, retardos, funciones,
procedure. Ejemplo de un multiplicador pipeline con generate. Verificación exhaustiva de
Circuitos Digitales: Ejemplo
aplicado a un problema real sencillo. ChipScope:
ejercicios avanzados. ModelSim “Stand-alone": Uso del Simulador ModelSim
fuera del entorno Xilinx. Creación de proyectos, compilación y
simulación. Uso de scripts. Herramientas Xilinx II Vivado: Flujo de Diseño. Terminología. Tipos de
Proyectos. Editando RTL, Source Files, e cores IP de Coregen. Vistas. Manejo de restricciones (constraint files). Simulación. Síntesis.
Implementación. Floorplanning. Interfaces gráficas.
Placement directives. LOC. Partition. Fijación
de pines. I/O Planning. Design Preservation. Debugging. RPM Reports. Análisis de tiempo. Análisis de paths. Placement and Timing Results. Conectividad. PBlocks.
Diseño Jerárquico. Simulador Isim.
Características y ejemplo de utilización. Forma de inscripción: Solicitar una reserva de plaza por e-mail a eduardo.boemo@uam.es.
Recibirá un mail confirmando su solicitud de reserva. Forma de pago: Una vez cubierto el cupo mínimo de
participantes, recibirá un mail de confirmación de curso.
Después de esto, el pago se puede realizar mediante una transferencia
bancaria a la Fundación de la Universidad Autónoma de Madrid.
También puede indicar otra forma de pago habitual de su empresa. Debe
mencionar también los datos de facturación, necesidad de
control de asistencia, etc. Organización: Cada cursillista dispone de un PC con las
herramientas. Las clases de laboratorio constituyen cerca del 70% del curso.
Los ejercicios propuestos incluyen una solución. Alojamiento: A la hora de elegir hotel, se debe tener en cuenta que
la UAM está a 15 Km de
Madrid y se llega por autobús desde Plaza Castilla o utilizando la
Línea de Cercanías C4 (Atocha-Recoletos-Nuevos
Ministerios-Chamartín- …). La UAM cuenta con dos residencias
universitarias donde es posible alojarse por días. La Residencia
Erasmo está a unos 300 metros de la Escuela mientras que la Vives se
sitúa en Plaza Castilla. No hay problema de aparcamiento en el campus Residencia Erasmo en Booking
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