FPGA-BASED SYSTEMS Undergraduate Courses

Temario · DCSE: Diseño de Circuitos y Sistemas Electrónicos (Ingeniería Telecomunicación) · EDCD: Estructura y Diseño de Circuitos Digitales (Ingeniería Informática)

Profesores: E. Boemo Fernando Barbero Laboratorio: Curso 2011-12 Otras actividades en la UAM relacionadas con FPGAs: Euroform FPL 2006 SPL 2011 SPL 2008 SPL 2007 SPL 2006 JCRA 2007 JCRA 2003 ACM Transactions on Reconfigurable Systems

Tema 0: Revisión de VHDL Tema 1: Introducción a los ASICs Línea del Tiempo en la Electrónica: Engranajes, Relés, Válvulas, Transistores. Circuitos Integrados SSI, MSI (1960-70). Bloques cascadables y Extendibles (sliced). Estandarización y sus problemas. Intel 4004. Microprocesadores estándares y confidencialidad: el caso IBM PC. Limitaciones de los microprocesadores. ASICs: Application Specific Integrated Circuit. Proceso de Fabricación. Transistor MOS. Gate Array, Standard Cells, SOG, Laser PGA, Structured FPGAs. Problemas de los masked-ASICs. Lecciones aprendidas. Tema 2: Introducción a las FPGAs Historia de Xilinx Inc. Compañias Fabless. Ideas para una FPGA: LUTs, Interconexiones y Memoria de Configuración. Estructura de una LUT. Tipos de Configuración. FPGA Retargeting. Easy Path. FPGAs Antifusibles. Aplicaciones de las FPGAs y frecuencia máxima de un sistema basado en FPGAs. Arquitectura de FPGAs Xilinx: CLB, Slices, IOB, Select Blocks. Estándares de I/O y BW. Encapsulados Bloques Embebidos, soft-macros y Cores IP Tendencias en FPGAs Xilinx vs Altera Diagrama de flujo de diseño. Herramienta EDA, Herramientas de síntesis ad-hoc. Lecciones aprendidas. Tema 3: Retardos en Circuitos Integrados Capacidad. Carga a corriente constante. Carga a corriente constante. Energía almacenada en un condensador. Valores típicos de C en circuitos integrados. Retardos intrínsecos y extrínsecos. Fanin y Fanout. Datos de una célula SC Señales globales (broadcasted) y cómo limitar el fanout de un circuito Compromiso area-time. Retardos en Xilinx Árbol de Reloj: Diseño en 0.18μ. Distorsión de Duty-Cycle. Digital Clock Manager. Timing Analyzer, false-path y Caminos Críticos (Critical Path) Deration con T y Vdd Miscellaneous: Pull-Up / Pull-Down, Bus keeper Retardos asíncronos Lecciones Aprendidas Tema 4: Sincronización en Circuitos Integrados Actividad espuria (glitches). Glitches en circuitos combinacionales. Registros de sincronización. Parámetros temporales de un FF Gated-clocks: “relojes gateados” Skew (Torcido) de reloj. Valores. Fallos de sincronización: captura nula y doble captura. Principios de Diseño Síncrono Metaestabilidad. Tema 5: Pipelining Ideas y Conceptos Básicos Velocidad (Throughput) y latencia. Aceleración (speed-up) y penalización en área. RCA segmentado. Registros de skewing y deskewing Granularidad, Profundidad de Lógica. Coste de un pipeline. Arrays segmentados para multiplicación. Efecto de los retardos de pista y FF sobre la eficiencia del pipeline. Retiming. Composición del periodo de un pipeline real. Ley de los Rendimientos Decrecientes. Comunicación local y global (broadcasted). Tema 6: Algoritmos EDA Netlist. Simplificación.Síntesis, Particionado, Emplazamiento y Rutado. Uso de subexpresiones Cofactoreo de Shanon Método de fuerzas Método de Steimberg Mincut Simulated Annealing Rutado global y detallado Principales opciones de diseño manual de la Herramienta ISE Tema 7: Diseño para Testabilidad Bugs en Circuitos Integrados DFT = Design for Testability. Técnicas Heurísticas y Sistemáticas. Test Exhaustivo Observabilidad y Controlabilidad Modelo Stuck-at. Cobertura de fallos Test de FSMs: Scan Path Temperatura y fallos. Instrumental de Verificación. Last update: