FPGA at UAM

Esta asignatura se imparte en el segundo semestre del primer curso, por lo que no se establece ningún requisito previo. Sin embargo, algunas habilidades son fundamentales para la aprobación de la misma. Entre ellas puede mencionarse:

· Verificar la comprensión de los contenidos de la asignatura mediante la resolución – no memorización - de las guías de problemas.

· Resolver otros casos propuestos durante las teorías y/o problemas extras de libros.

· Conocer el idioma inglés a nivel de lectura, pues toda la documentación de los fabricantes de componentes electrónicos (hojas de datos, herramientas de diseño y notas de aplicación) se encuentra redactada sólo en dicha lengua.

· Iniciativa personal y tenacidad para el diseño y puesta en funcionamiento de los diversos circuitos propuestos en el laboratorio.

· Predisposición y empatía para el trabajo en equipo.

Circuitos Electrónicos Digitales forma parte de la “Materia Circuitos Electrónicos y Microprocesadores” (18 créditos ECTS) del plan de estudios. Esta materia está desglosada en tres asignaturas semestrales que van presentando diferentes conocimientos: Circuitos Electrónicos Digitales, Circuitos Analógicos y de Potencia, y Fundamentos de microprocesadores. Es también la asignatura previa fundamental para Dispositivos Integrados Especializados (DCSE o EDCD en el plan antiguo) donde se retoman los temas de CED con un enfoque orientado a circuitos integrados de alta densidad tipo FPGA.

Horarios:

· Teoría: Lun. 9 a 11 hs y Mar. 9 hs. Aula A8

· Laboratorios: Martes, Miércoles y Viernes de 13-15 hs; Jueves y Viernes 9-11 hs. Lab 7 Edificio A

· Horarios completos: pulse aquí

· Calendario Escolar UAM: pulse aquí

Objetivos:

CEDG es una asignatura de introducción a los circuitos digitales. Se pretende que el estudiante adquiera conocimientos básicos sobre circuitos combinacionales y secuenciales. En el laboratorio además se enfatizan aspectos prácticos como el montaje de prototipos, pasar a circuitos especificaciones técnicas abstractas, e interpretar hojas de datos de componentes.

Adicionalmente, la asignatura intenta desarrollar el ingenio, la tenacidad, la intuición, el sentido común para analizar-resolver problemas, y encontrar soluciones óptimas para cada caso.

Programa detallado de la Asignatura:

1.- Álgebra de Boole

Nociones básicas de numeración binaria.

Variable y Funciones Lógicas.

Tabla de Verdad y Mapas K.

Puertas básicas.

Teorema De Morgan.

Mintérminos y Maxtérminos

Simplificación algebraica y gráfica.

Problemas

2.- Circuitos Combinacionales Básicos

Multiplexor-Demultiplexor.

Concepto de señal activo bajo o alto.

Codificadores.

Conversor BCD-7 segmentos.

Redundancia: su uso para reducir el área y su efecto en la tolerancia a errores

Funciones a partir de multiplexores y codificadores. Concepto de K-LUT

El estilo de diseño TTL.

3.- Biestables, Registros y Contadores

Flip-flops y Latches tipo D.

Señales síncronas y asíncronas de control en un FF.

Bloques contadores integrados tipo xx163

Conexión en cascada de xx163 en modo Diseño Síncrono.

xx163 como divisor de frecuencia

Tipos de codificación de estados.

Síntesis de Contadores

Esquema interno de un FF tipo D (Biestables RS)

4.- Sistemas Secuenciales: Maquinas de Estados

Modelos de máquinas de estado: Moore y Mealy

Análisis de la secuencia temporal de señales en una máquina de estados.

Síntesis de máquinas de estados y minimización de estados.

Ejercicios.

5.- Circuitos Aritméticos

Operaciones con Numeración Binaria y Hexadecimal

Circuito Sumador de acarreo serio

Resta binaria. Representación de números en complemento a dos.

Sumador carry-look ahead

Unidad Aritmético Lógica (ALU).

Multiplicador.

Aritmética Serie basada en FSMs

6.- Memorias Integradas y Circuitos Programables de Baja Densidad

Driver de tercer estado.

Memorias Tipo EPROM

Utilización de EPROM como tablas de Look Up (LUT).

Generación de ondas complejas mediante un esquema memoria-contador

Formato HEX.

Estructura de una PAL. Notación.

Presentación de dispositivos comerciales actuales tipo FPGA

Diagrama de flujo de diseño en una Herramienta EDA.

7. Aspectos Eléctricos del Diseño Digital

Niveles lógicos y márgen de ruido

Fan-in y Fan-out.

Tiempos asociados a un circuito digital.

Familias de circuitos digitales.

Pull-ups y Pull-downs

Drivers, Buffers de tercer estado y tranceivers.

Open drain, open collector.

Schmitt-trigger.

Antirebote.

Bibliografía:

· Se recomienda comenzar por los siguientes libros:

"Introducción al Diseño Lógico Digital", Hayes J., Addison-Wesley, 1996. ISBN: 0201625903. Libro formal y muy completo. Importante para ampliar temas.

“Fundamentos de Diseño Lógico”, Charles Roth Jr., Thomson 2005, ISBN: 9706863737. Libro con una excelente colección de problemas complejos y originales.

"Circutos Lógicos Programables", Tavernier, C. Editorial Paraninfo. Libro muy completo para estudiar los dispositivos tipo PAL.

“Electrónica digital”, Tomás Pollán Santamaría, Zaragoza Prensas Universitarias de Zaragoza 2007. ISBN: 9788477339786. Libro completo y práctico. Importante para estudiantes interesados en la construcción de circuitos digitales.

"Diseño lógico", A. Lloris Ruiz y A. Prieto, McGraw-Hill, Interamericana, 1996. Libro con problemas resueltos; muy útil si usted evita la tentación de estudiar de memoria soluciones, en vez de ejercitarse en la resolución de problemas desconocidos.

· Transparencias del curso:

o PAL

o Aspectos Eléctricos del Diseño Digital

· Bibliografía adicional sobre Circuitos Digitales disponible en el Campus de la UAM: pulse aquí

· Biblioteca UAM: pulse aquí

Aprobación de CED

La nota de Teoría se obtiene del siguiente modo, según el camino elegido:

Camino 1: Evaluación Continua + Examen Final Parte 2

Este camino es optativo. Consta de tres exámenes parciales (4 puntos en conjunto) donde se evalúan los temas que se indican abajo. En total se deben obtener al menos 2 puntos.

a) Circuitos Combinacionales (1 punto)

b) Biestables y Contadores (1 punto)

c) Aspectos Eléctricos (2 puntos)

Cada examen parcial ocupa unos 50 minutos y consta de 1 o 2 ejercicios cortos. Se realizarán al finalizar los temas, en horario de clase de teoría. Ver fechas en el apartado Planificación (abajo).

A lo anterior se suma el Examen Final Parte 2 (6 puntos), donde se evalúa el resto de los temas de la asignatura. Suma 6 puntos y se aprueba con 3.

Camino 2: Examen Final Completo (Partes 1 y 2): Se evalúan todos los temas de la asignatura en un único examen. Suman 10 puntos y se aprueba con 5. Es el examen final clásico para aquellos que no sigan o no aprueben la evaluación continua. El resultado de esta prueba pasará a ser el 100% de la nota de Teoría y sustituirá a la nota obtenida en los 3 exámenes de evaluación continua, si éstos suman menos de 2 puntos (sobre 4).

La Parte 2 del Examen Final (Circuitos Aritméticos, Máquina de Estados, Dispositivos Programables y Temas de Laboratorio) es común a ambos caminos. Los estudiantes que hayan aprobado la evaluación continua, tendrán más tiempo para resolver los problemas de dichos temas. La duración del examen final completo es en ambos casos de 3 hs.

OBSERVACIÓN: EN EL CURSO 2012 NO ENTRA AL EXAMEN EL TEMA Dispositivos Programables de Baja Densidad

La nota final de CED se obtiene de las notas de teoría y prácticas por medio de la ecuación:

Calificación = 0.3*Prácticas + 0.7*Teoría

Las dos componentes de la asignatura, Teoría y Prácticas, se puntúan sobre 10 puntos. Para aprobar la asignatura es obligatorio obtener una nota mayor o igual a 5 puntos, tanto en la parte de teoría como en las prácticas. En caso contrario, la nota final en actas será Suspenso.

Las prácticas de laboratorio son obligatorias y deben realizarse en la semana asignada. La ausencia a una práctica de simulación se puntúa con cero. En cambio, se pueden recuperar las sesiones de montaje hardware en fechas especiales que se indicarán al final del curso. La nota de recuperación de montajes hardware se reduce en un factor 0,8x.

La evaluación de la práctica se realiza de manera continua durante el desarrollo de cada sesión de laboratorio, mediante un breve interrogatorio oral durante la misma. La nota es individual aunque el trabajo sea en equipo

Planificación (última modificación 06MAR12)

· Consulte la planificación periódicamente pues puede sufrir cambios. Verifique que su navegador no le devuelve una copia antigua “cacheada”.

· Acrónimos:

o R: Responsable-Coordinador de la sesión de laboratorio

o EIB: E. Boemo

o FGS: F. García Salzman

o DC: D. Cura

Semana 0: 23ENE11

Teoría Lun. 9-11: Presentación. Variables lógicas. Operaciones básicas. Profundidad de Lógica y gate-count.

Teoría Mar. 9-10: Teorema de De Morgan. Mintérminos. Mapas K. Simplificación algebraica.

Lab. Mar. 13-15: -

Lab. Mar. 15-17: -

Lab. Mié. 9-11: -

Lab. Jue. 9-11: -

Lab. Vie. 9-11: Fiesta en la EPS

Semana 0: 30ENE11

Teoría Lun. 9-11: Ejemplos de simplificación gráfica. Multiplexor. Demultiplexor. Mux a nivel de puertas.

Teoría Mar. 9-10: Concepto de activo alto y bajo. Nomenclatura. Redundancia y su utilización en mapas K. Decodificadores. Prioridad. Señal TC. Explicación de la Práctica 0 de Laboratorio.

Lab. Mar. 13-15: -

Lab. Mar. 15-17: -

Lab. Mié. 9-11: -

Lab. Jue. 9-11: -

Lab. Vie. 9-11: -

Lab. Vie. 13-15: -

Semana 1: 06FEB11

Teoría Lun. 9-11: Conversor BCD-7 segmentos. Funciones a partir de multiplexores y codificadores.

Teoría Mar. 9-10: El Estilo de diseño TTL. Hojas de datos de componentes. Explicación de la Práctica 1b: Montaje HW

Lab. Mar. 13-15: Práctica 0: Herramienta Xilinx ISE (R: EIB 1)

Lab. Mié. 13-15: Práctica 0: Herramienta Xilinx ISE (R: FGS 1)

Lab. Jue. 9-11: Práctica 0: Herramienta Xilinx ISE (R: EIB 2)

Lab. Vie. 9-11: Práctica 0: Herramienta Xilinx ISE (R: EIB 3)

Lab. Vie. 13-15: Práctica 0: Herramienta Xilinx ISE (R: EIB 4)

Semana 2: 13FEB11

Teoría Lun. 9-11: Latches y FFs. Señales de control. Contador Integrado tipo 74xxx163.

Teoría Mar. 9-10: Señales síncronas y asíncronas. Conexión en cascada. Reloj digital. División de frecuencia

Lab. Mar. 13-15: Práctica 1a: SIM bloques combinacionales simples (R: FGS 2)

Lab. Mié. 13-15: Práctica 1a: SIM bloques combinacionales simples (R: EIB 5)

Lab. Jue. 9-11: Práctica 1a: SIM bloques combinacionales simples (R: FGS 3)

Lab. Vie. 9-11: Práctica 1a: SIM bloques combinacionales simples (R: FGS 4)

Lab. Vie. 13-15: Práctica 1a: SIM bloques combinacionales simples (R: FGS 5)

Semana 3: 20FEB11

Teoría Lun. 9-11: Evaluación Continua 1: Circuitos combinacionales básicos (dos turnos: 9 a 10 hs para apellidos de la A a la G y 10 a 11 hs para apellidos de la H a la Z).

Teoría Mar. 9-10: Síntesis de contadores a partir de FF tipo D.

Lab. Mar. 13-15: Práctica 1b: Montaje HW bloques combinacionales. (R: EIB 6)

Lab. Mié. 13-15: Práctica 1b: Montaje HW bloques combinacionales. (R: EIB 7)

Lab. Jue. 9-11: Práctica 1b: Montaje HW bloques combinacionales. (R: EIB 8)

Lab. Vie. 9-11: Práctica 1b: Montaje HW bloques combinacionales. (R: EIB 9)

Lab. Vie. 13-15: Práctica 1b: Montaje HW bloques combinacionales. (R: EIB 10)

Semana 4: 27FEB11

Teoría Lun. 9-11: Síntesis de Contadores (cont.). Caso de contadores con repetición. Explicación Práctica de Laboratorio 2a

Teoría Mar. 9-10: Tipos de Codificación. Esquema interno de un FF tipo D. Parámetros temporales de un FF. Ejercicios.

Lab. Mar. 13-15: Práctica 2a: SIM contadores. (R: DC 1)

Lab. Mié. 13-15: Práctica 2a: SIM contadores. (R: FGS 6)

Lab. Jue. 9-11: Práctica 2a: SIM contadores. (R: FGS 7)

Lab. Vie. 9-11: Práctica 2a: SIM contadores. (R: FGS 8)

Lab. Vie. 13-15: Práctica 2a: SIM contadores. (R: FGS 9)

Semana 5: 05MAR11

Teoría Lun. 9-11: Máquinas de Estados Moore y Mealy. Síntesis.

Teoría Mar. 9-10: Máquinas de Estados Moore y Mealy. Síntesis.

Lab. Mar. 13-15: Práctica 2b: HW contadores. (R: DC 2)

Lab. Mié. 13-15: Práctica 2b: HW contadores. (R: FGS 10)

Lab. Jue. 9-11: Práctica 2b: HW contadores. (R: FGS 11)

Lab. Vie. 9-11: Práctica 2b: HW contadores. (R: FGS 12)

Lab. Vie. 13-15: Práctica 2b: HW contadores. (R: FGS 13)

Semana 6: 12MAR11

Teoría Lun. 9-11: Examen de Evaluación Continua 2: Contadores (dos turnos: 9 a 10 hs para apellidos de la A a la G y 10 a 11 hs para apellidos de la H a la Z).

Teoría Mar. 9-10: Máquinas de Estados Moore y Mealy. Simplificación estados redundantes.

Lab. Mar. 13-15: No hay Laboratorio

Lab. Mié. 13-15: No hay Laboratorio

Lab. Jue. 9-11: No hay Laboratorio

Lab. Vie. 9-11: No hay Laboratorio

Lab. Vie. 13-15: No hay Laboratorio

Semana 7: 19MAR11 (SPL)

Teoría Lun. 9-11: Fiesta (San José).

Teoría Mar. 9-10: Clase Programación (no hay CED; se recupera el 27 de Marzo

Lab. Mar. 13-15: Práctica 3a: SIM FSMs. (R: DC 3 )

Lab. Mié. 13-15: Práctica 3a: SIM FSMs. (R: FGS 14)

Lab. Jue. 9-11: Práctica 3a: SIM FSMs. (R: FGS 15)

Lab. Vie. 9-11: Práctica 3a: SIM FSMs. (R: FGS 16)

Lab. Vie. 13-15: Práctica 3a: SIM FSMs. (R: FGS 17)

Semana 8: 26MAR11

Teoría Lun. 9-11: Circuitos aritméticos combinacionales sencillos

Teoría Mar. 9-11 (2 hs): Aritmética Serie. Numeración en 2`comp. Circuitos aritméticos combinacionales sencillos. Recuperación clase 20-2-12

Lab. Mar. 13-15: Práctica 3b: HW FSMs. (R: DC 4 )

Lab. Mié. 13-15: Práctica 3b: HW FSMs. (R: FGS 18)

Lab. Jue. 9-11: Práctica 3b: HW FSMs. (R: FGS 19)

Lab. Vie. 9-11: Práctica 3b: HW FSMs. (R: FGS 20)

Lab. Vie. 13-15: Práctica 3b: HW FSMs. (R: FGS 21)

Semana Santa: 02ABR11

Teoría Lun. 9-11: Semana Santa

Teoría Mar. 9-10: Semana Santa

Lab. Mar. 13-15: Semana Santa

Lab. Mar. 15-17: Semana Santa

Lab. Mié. 13-15: Semana Santa

Lab. Jue. 9-11: Semana Santa

Lab. Vie. 9-11: Semana Santa

Lab. Vie. 13-15: Semana Santa

Semana 9: 9ABR11

Teoría Lun. 9-11: Semana Santa.

Teoría Mar. 9-10: ALU. Circuitos aritméticos complejos en ROM. Tablas de look-ups.

Lab. Mar. 13-15: Práctica 4a: SIM circuitos aritméticos. (R: DC 5)

Lab. Mié. 13-15: Práctica 4a: SIM circuitos aritméticos. (R: FGS 22)

Lab. Jue. 9-11: Práctica 4a: SIM circuitos aritméticos. (R: FGS 23)

Lab. Vie. 9-11: Práctica 4a: SIM circuitos aritméticos. (R: FGS 24)

Lab. Vie. 13-15: Práctica 4a: SIM circuitos aritméticos. (R: FGS 25)

Semana 10: 16ABR11

Teoría Lun. 9-11: Circuitos aritméticos complejos en ROM. Tablas de look-ups. Formato Intel HEX

Teoría Mar. 9-10: PALs àPLDs à FPGAs

Lab. Mar. 13-15: Recuperación de Prácticas (R: DC 6)

Lab. Mié. 13-15: Recuperación de Prácticas. (R: FGS 26)

Lab. Jue. 9-11: Recuperación de Prácticas (R: FGS 27)

Lab. Vie. 9-11: Recuperación de Prácticas (R: FGS 28)

Lab. Vie. 13-15: Recuperación de Prácticas (R: EIB 11)

Semana 11: 23ABR11

Teoría Lun. 9-11: Aspectos Eléctricos del Diseño Digital

Teoría Mar. 9-10: Aspectos Eléctricos del Diseño Digital.

Lab. Mar. 13-15: Práctica 4b: HW circuitos complejos en ROM. (R: DC 7)

Lab. Mié. 13-15: Práctica 4b: HW circuitos complejos en ROM. (R: FGS 29)

Lab. Jue. 9-11: Práctica 4b: HW circuitos complejos en ROM. (R: FGS 30)

Lab. Vie. 9-11: Práctica 4b: HW circuitos complejos en ROM. (R: FGS 31)

Lab. Vie. 13-15: Práctica 4b: HW circuitos complejos en ROM (FGS 32).

Semana 12: 30ABR11

Teoría Lun. 9-11: Examen de Evaluación Continua 3: Aspectos Eléctricos

Teoría Mar. 9-10: Fiesta 1ro de Mayo

Lab. Mar. 13-15: Fiesta 1 de Mayo

Lab. Mié. 13-15: Fiesta 2 de Mayo

Lab. Jue. 9-11: Recuperación Prácticas HW 3 y 4. (R: DC8)

Lab. Vie. 9-11: Recuperación Prácticas HW 3 y 4. (R: FGS 34)

Lab. Vie. 13-15: Recuperación Prácticas HW 3 y 4. (EIB 12)

Semana siguientes:

Período de clases finalizado.

18MAY11: Examen CED

Información complementaria:

Algunas direcciones de tiendas de componentes electrónicos:

http://www.e-merchan.com/ (en Alcobendas)
http://es.farnell.com/
http://www.digikey.com

Manual componentes 74XXX: pulse aquí
Base de Datos de Componentes: pulse aquí
Algunas sugerencias para las sesiones de montaje hardware: pulse aquí

Otras actividades en la EPS-UAM relacionadas con los Sistemas Digitales:

· Euroform Training Institute - Polo Español

· Robótica